요즘에 프로젝트 마무리 관계로 약간 바빠서 이 책을 읽는건 좀 뒤로 미루어야 할 것 같습니다만..
아기다리 고기다리던 책이 왔습니다. ^^;
여기에서 기대하고 있다고 말씀드렸던,writing testbenches using systemverilog와 Verification Methodolgy Manual for SystemVerilog 입니다.
이 책은 한 2주일후 쯤에 아시는 분은 아실(^^;) 건대 아저씨께 맡겨두겠습니다.
필요하신 분은 2주쯤 후에 건대 아저씨께 문의하세요~
ㅎㅎ~
조만간 건대 놀러 가봐야 겠네요 ^^;
저도 가본지가 꽤 되어서 오랫만에 가게 될 것 같습니다. ^^;
저도 사볼까 하는데 후기는 언제쯤 올리실런지..^^
writing testbenches는 사실 2nd edition과 큰 차이가 있는 건 아니고, 사용 언어가 systemverilog 기반으로 움직인 것만 차이가 있는 느낌이구요.
VMM은 사실 책을 다 못봤습니다. 쩝.. 게으름 때문에