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천개의 찬란한 태양: 할레드 호세이니

작년에 “연을 쫓는 아이”를 읽고 나서 같은 회사에 있는 분을 통해서 “천개의 찬란한 태양(A Thousand Splendid Suns)”도 같은 작가의 책인 것을 알게된 후에 읽어야겠다고 생각했었습니다. 

사실 앞 부분이 쉽게 읽히지는 않았어요.. 질질 끌리는 느낌이었고.
“연을 쫓는 아이”도 그렇더니 뒤로 갈수록 점점 속도를 가하면서, 감정의 선을 건드리는 군요.
글로 사람의 감정을 이렇게 움직일 수 있다는 것이 놀라울 뿐입니다. 게다가 가끔 신파소설에서 나오듯이 “여기선 울어줘.. 넌 울어야 해.. ” 그런 것이 아니고, 감정을 최대한 꾹꾹 눌러밟는데도 어쩔수 없이 흘러나와서 기쁘고, 슬프고, 안타깝게 만드는 그런 책이군요. 

아프카니스탄.. 저처럼 관심없던 사람에게는 단지 못사는 나라, 탈레반의 나라.. 정도로 인식되고 있던 곳에 대해서, 그 문화에 대해서도 간접적으로 알게 되었다는 것도 참 좋네요. 

할레드 호세이니란 작가.. 잘 모르던 작가였습니다. 이제는 이름을 기억하게 될 것 같습니다. 

오늘 알게 되었는데.. 호세이니라는 작가의 첫번쨰 책, 즉 데뷰작이 “연을 쫓는 아이”고,  이 책이 두번째 책이라니.. 보통 속된말로 이야기하는 글빨은 타고 나나 봅니다. 

상반기에 읽은 책, 소설 분야에서는 best네요. 

근황 요약


어설프게 맡았던 책 번역이 끝나가고 있습니다. 재미있는 작업이었는데, 압박감이 장난이 아니었습니다. (하면서는 물론 마이크로 컨트롤러가 위주인 책을 할껄… 하는 생각도…)
전자 부품 사다가 이것 저것 만드는 책이라서, 제 성향상은 아주 즐거워야 정상인데 회사일이 바쁘다보니 퇴근이 늦어지면서 번역 속도가 0에 수렴해가면서 적잖이 압박을 받았습니다. (사실 편집자님은 아무 소리도 안해주셨지만.. 혼자 압박을..)
Make:Electronics 라는 책인데요.. 작업하는 동안에 Make:Korea가 창간되는 경사(?)도 있었습니다. 

Make 시리즈가 O’RELLY의 Mook같은 건데요.. 이 중에 주요 프로젝트나 관련 지식들이 위와 같은 형식으로 Make:Electronics, Make:Things talk와 같이 따로 책으로 나오는 거죠.
조금 재미있는 것은 Make의 책들은 인사이트에서, Make:Korea Mook은 한빛출판사에서 출간된다는 거죠.
여하튼, 이런 저런 조립을 즐기는 분들이 늘어나는 것은 분명히 기분 좋은 일입니다.
일본의 경우에는 ‘대인의 과학’과 같은 책도 꾸준히 나오고 키트도 있는데 말이죠..

놀라운 점은 공학도가 아닌 분들이 취미 혹은 직업삼아 전자회로를 하는 경우가 정말 많이 늘었다는 점이죠. 

지금 하는 마무리 작업은 부품목록을 정리하는 건데.. 음.. 음.. 음.. 귀찮군요.. 

작년에 번역한 CODE는 재인쇄에 들어간다는 기쁜 소식도..
하지만, 여름(?) 감기에 걸려 고생중이고.. 아.. 목아프다.. 

잘 끝나면 예전에 만든 프로세서가 내장된 CANTUS라는 MCU를 하나 받아와서 취미삼아 이런 저런 것을 해 볼 요량인데.. 역시 일단은 이 책부터 마무리를 잘 내고…아마도 그때는 http://eisccpu.com 과 여기에 교차투고하는 방식으로 글을 쓸 듯 합니다. 

SystemVerilog

IT-SoC 센터에서 SystemVerilog Verification을 한다기에 들어왔습니다. 
몇년째 책을 보고 예제 몇 개 끄적이다가 잊고.. DPI오~ 예제 몇 개 끄적여보다 잊고.. OVM사용해보고.. 예제 몇 개 끄적여보다 잊고.. UVM 오~~ 예제 몇 개 끄적여보다 잊고를 반복하고 있어서, 이번에는 제대로 듣고 업무에 적용을 해 봐야겠다는 생각이 있습니다. 

근데.. 초반 2일이 SystemVerilog for Design section이네요..
음.. 음.. 내일 부터가 기대됩니다. 2일동안 verification을 얼마나 깊이 다룰지 걱정이 쪼금(이라고 쓰고, ‘많이’라고 읽는..)됩니다. 

예전부터 (개인적으로) 주장하던 것인데..
SystemVerilog가 Design Language의 대세가 될 것이냐.. 에는 약간 회의가 있습니다. (물론, 강사님 말로는 많이들 사용한다고 하시더군요..)
일단 SystemVerilog의 문법을 제대로 처리하는 tool과 못하는 tool이 혼재해 있는 상태에 적어도 IP단계에서는 systemverilog를 도입하는 것이 거의 어렵다고 봐야겠죠. (물론 SystemVerilog도 Synthesizable Subset이 정의되어 있지만… 음 Verilog 2001 문법도 아주 많이 제한해서 사용하는 판국에..)

그럼 Verification에서는.. 이라는 질문에는 아주 긍정적으로 봅니다. (사실 제가 긍정할 필요도 없을 정도로 대세죠.. 희안하게도 국내에서는 좀 적게 사용하는 경향이 있지만)

OVM이나 UVM(사실 UVM은 paper를 본 것이 다라서 뭐라 이야기하기 어렵고.) 같은 것이 SystemVerilog를 기반으로 하고 있어서 뭐 별 일 없이 그냥 표준이 되어가고 있어요..

p.s.
이거 왜 공개되었다가 없어졌나했더니.. SCV관련된 이야기했다가 확인을 못해서 비공개처리하고 잊었었나 보군요.. 일단 지우고..공개

p.s.2.
음.. 별 기대없이 들었는데.. http://verificationacademy.com/course-modules/uvm-ovm-verification/basic-uvm-universal-verification-methodology VA에서 하는 UVM basics 꽤 쓸만하네요.. 이제 목표는 적용해보는것..