SystemVerilog for Verification

이 책은 얼마전에 새로 사서 요즘에 읽기 시작한 책인데요, 여기에도 있네요. 온라인 상에서 찾을 수 있을 줄은 생각도 못했습니다. 🙂 대단한 scribd.com..

SystemVerilog의 경우 설계용 언어라기 보다는, 또한, 모델링용 언어라기 보다는(C/C++에 기반을 둔 SystemC가 있기 때문에), 검증용 확장이라 생각하고 있는데, SystemVerilog for Design에 이어서 검증에 초점을 두고 쓰여진 책이지요.

저도 앞 부분을 읽고 있는 중이라 아직 뭐라 말씀드리기는 너무도 이른 시점이고… 관심 있으신 분은 살펴보시면 한번 보셨으면 합니다.

지난번에 한번 말씀드렸습니다만, systemverilog에 대하여 좀 정리해서 나중에 한꺼번에 올릴려고 계획중에 있는데요.. SVA 책이나 이책을 보면서 내용을 좀 더 추가하고 있는 중입니다. 항상 글을 쓰고 즉흥적으로 올려야지, 나중에 보면 참 부끄러운 것이 많아서 자주 들춰보게 되고, 점점 더 못올리게 된다는 단점이 있군요.
문제는 이러다가 충동적으로 그냥 글을(교정도 안하고) 올리는 경우가 생기는 것도 문제구요. 쩝.

쓰고보니, 이 글도 책이야기라기 보다는 잡담이군요 🙂

p.s.
지난번에 산 책중에 step-by-step functional verification with systemverilog and ovm이란 책이 있는데, 와.. 내용은 분명 좋은데, 페이지마다 글자가 너무 많아서 참 진도가 안나가는 책이더군요 🙂  바꿔 말하면 사셔도 크게 후회하지 않을 분량의 책입니다. ^^;

2 thoughts on “SystemVerilog for Verification

  1. verification 쉽지않은 문제라는 것을 요즈음 절실하게 느끼고 있습니다. gate level simulation을 진행 중인데 x 와의 전쟁을 치루는 중입니다. ^^ 더구나 rtl에서 사용하던 e 환경이 동작을 안해서 동료 한명이 죽을 고생을 하고 있구요. 다음 프로잭트부터 사용할 검증환경을 다시 설계활 계획을 세우고 있군요. 좀더 reusable 하게…저야 배우는 것 많아서 좋습니다만…^^;

    1. 오죽하면 waveform viewer들에 trace unknown이란 기능이 있을까 ^^;
      RTL에서 돌던것이 gate 수준에서 안도는 건 verification 모델이 클럭 rising 에서만 값을 sample하지 않는 경우가 많을텐데.. 뭐, 잘 알아서 하겠지 🙂 아주 좋은일하고 있으니 나중에 경험을 공유좀 해봐~

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