Solvnet newsletter으로 보내진 reference script를 보다보니, 세상이 많이 바뀌긴 한거 같습니다. ^^;

Doony님께서도 블로그에 쓰셨습니다만, 저희도 Synopsys의 Design Compiler에 대한 의존도가 높다보니, Reference Methdology에 대하여 관심을 가지지 않을 수 없지요.

Design Compiler를 여러가지 버젼을 혼용하는 환경에서는 하나의 스크립트로 통합하여 사용하는데 어려움을 겪을 수도 있는데요.. (음.. 실제적으로 한 회사내에서 혼용하는 경우는 적겠지만, 저희 같은 경우는 IP 제공이 주된 업무이다보니, 버전을 적게 타는 스크립트를 주로 생각하게 되죠..)

이때는 compatibility_verion 이라는 synopsys의 내부 변수를 살펴보면 되죠. (printvar compatibility_verion 하면 현재 구동중인 버전을 알수 있어요. ) 근데 예전에는 이 버전의 형식의 그냥 숫자라서 여러 연산이 가능했는데, 이제는 Y니 A니 SP니 이런 영문자가 들어가서 좀 따지기 귀찮죠.. (여기에 대해서는 밑에)

이 변수를 어떻게 쓰느냐하면, 버전에 따라 지원하는 명령을 바꿀수 있도록 지원하는 거죠.
예를 들어 shell_is_in_upf_mode나 shell_is_in_xg_mode, shell_is_in_topographical_mode와 같은 환경에 대한 명령은 synopsys version이 올라가면서 추가된 것이라 예전 버젼에서 돌리면 에러가 발생합니다. 뭐, 덤덤히 그냥 지우고 돌리세요 해도 되지만 ^^;

이런 경우에는 다음과 같이 버젼 체크를 통해 간단히 벗어날 수 있지요.. 음.. 더 좋은 방법이 있을수도 있지만, 제가 잘 모르는 관계로.. ㅋㅋ

if {[string match {*2007*} $compatibility_version]} {
  set DC_SUPPORT_UCF        "true"
  set DC_SUPPORT_TOPO_MODE  "true"

} else if {[string match {*2006*} $compatibility_version]} {
  set DC_SUPPORT_UCF        "false"
  set DC_SUPPORT_TOPO_MODE  "true"
} else {
  set DC_SUPPORT_UCF        "false"
  set DC_SUPPORT_TOPO_MODE  "false"
}

if { $DC_SUPPORT_TOPO_MODE == "true" } {
  if {[shell_is_in_topographical_mode]} {
   ...

  }

}

Design Compiler에서 TCL을 지원하면서 여러가지 편해졌습니다. file system 조작도 file 명령어를 쓰면 되고, 문자 대치하는 것도 훨씬 쉬워지고요.. ㅎㅎ

여담입니다만, 텍스트 큐브로 업그레이드하면서, 소스 하이라이팅 기능과 박스 넣기가 좀 이상해져서, 이쁜 모양으로 소스코드 보여드리기가 상당히 힘드네요.. 집에서 컴퓨터 만질 시간이 생기면  한번 손을 봐야 겠습니다.

지난 DAC07 best selling book에서 1위를 차지한 Low Power Methodology Manual(이하 LPMM)이 synopsys를 통하여 무료 배포되고 있습니다.
단, Solvnet에 등록 아이디를 가지신 Synopsys 고객분들에 한하여 배포되면, Printing이나 Copy등이 불가능한 버전입니다.
게다가, 각 파일마다 personalized(어떻게 했는지는 모르겠습니다만)되어 있어서, 배포하면 걸린다더군요.

아이디를 가지신 분들은 다음 링크에서 받으시기 바랍니다. http://www.synopsys.com/lpmm 입니다.

등록은:  http://www.synopsys.com/news/events/sem ··· sem.html




≫ Primary Multi Track Agenda

Track A1 Abstract
Introduction to SystemVerilog testbench with the VMM Methodology
- Making the move from directed tests to constrained-random verification
- SystemVerilog testbench basics
- Strategies for adopting SystemVerilog testbench and the Verification Methodology Manual (VMM)

Debug and Analysis with DVE
- An overview of DVE (Discovery Visualization Environment)
- Using DVE for assertion, testbench and SystemC debug
- Using DVE with analog simulatioins

Track A2 Abstract
Formal Verification with Megellan
- Making the move from directed tests to constrained-random verification
- SystemVerilog testbench basics
- Strategies for adopting SystemVerilog testbench and the Verification Methodology Manual (VMM)

Verification of Low Power Designs
- An overview of DVE (Discovery Visualization Environment)
- Using DVE for assertion, testbench and SystemC debug
- Using DVE with analog simulatioins

Track B1 Abstract
Introduction to VMM Applications
- Register modeling and verification
- Block-to-system reuse and memory allocation techniques
- Data stream scoreboarding

Using Verification IP in a VMM Environment
- Using transaction-level SystemC models in a SystemVerilog environment
- Transaction-level Interface techniques in VCS
- Debugging mixed-abstraction, mixed-language environments in DVE

Track B2 Abstract
SystemC and SystemVerilog Design Verification with VCS
- Using transaction-level SystemC models in a SystemVerilog environment
- Transaction-level Interface techniques in VCS
- Debugging mixed-abstraction, mixed-language environments in DVE

Accelerating Verification using the VMM Hardware Abstraction Layer with ZeBu
- Introduction to hardware-assisted acceleration with the EVE ZeBu platform
- Using the VMM HAL to reuse a common testbench for simulation and acceleration
- Implementing acceleration-friendly checkers, monitors and data generators

Track C1 Abstract
Verifying Performance and Reliability of Nanometer Designs with HSIMplus
- Solutions for post-layout analysis with millions of extracted RC parasitics
- Verifying performance and reliability for IR drop effects and electromigration

Mixed-Signal Verification (MSV) challenges and solutions
- Bottom-up, mixed-signal Verification w/ Verilog, VHDL, & SPICE
- Mixed-language / Mixed-level simulation top down design and verification
- Transistor-level sign-off: why is this important?

Track C2 Abstract
Advanced high-accuracy circuit simulation with HSPICE
- Performing faster simulations
- Ensuring silicon accuracy with advanced models
- Improving productivity with behavioral modeling
- Employing high-speed signal integrity analysis capabilities
- Simulating process variability effects
- Accurately predicting PLL and VCO performance

Verilog HDL이 대세다!

이 이야기는 제 Blog전반에 걸쳐서 몇번 이야기 했었습니다. HDL을 배우고 사용하는데 있어서 Verilog HDL이 대세라는 것이지요. John Cooley는 VHDL을 고수하는 업체는 미군과 계약하고 일하는 업체나 일부 유럽 회사밖에는 없다고 이야기합니다. (VHDL을 미국방부에서 만들었으니 아직도 이쪽에 납품하려면 써야 하나봅니다.)

VHDL만 사용하는 사용자의 비율은 불과 4.0%에 불과하며, VHDL을 main으로 사용하는 사용자를 포함해도 전체의 20% 정도입니다.  Verilog사용자의 경우 VHDL을 사용하는 가장 큰 이유로 "기존에 있던 코드 때문에(legacy code)"라는 답변이 대부분입니다.

더욱 재미있는 것은 ^^; 이런 Mixed simulation을 사용할 때 사용하는 툴이 (이 응답에서는) 대부분 Modelsim이라는 점입니다. (modelsim이 주력 시뮬레이터는 아니구요.) Modelsim에게는 조금 위협적인 이야기가 되겠지요. 지금의 market share가 대부분 legacy code에 의한 것이라면 점차 legacy code의 사용이 줄어들면서 Modelsim의 입지도 줄어들 가능성이 있으니까요.

VCS의 약진!

전반적으로 functional 전 개인적으로 Simulator부분에 있어서 cadence design system의 NCsim series보다 Synopsys VCS series가 이 정도의 market share를 차지한다는 것에 놀라움을 느낍니다. 다시 한번 말씀드리듯이 DVCon은 functional verification engineer을 대상으로 하므로, 현재 상황이라기 보다 미래의 상황을 더 나타낸다고 보고 있으니, 더 놀라운 것입니다.

Linting과 Coverage는 Built-in?

저는 사실 Linter에 대해서 처음에는 상당히 호의적이었는데, 지금은 약간 갸웃~하는 입장인데요.
Linter라는 것이 문제가 발생할 부분을 코딩 스타일 점검 과정에서 미리 확인하는 툴은데요..유용하다는 데는 이견이 없습니다만, Simulator나 Synthesizer에서 "상당히 빠르게" 미리 문제를 확인할 수 있기 때문에 약간은 비관적입니다.

Code Coverage에 대해서는 가능성이 많다고 보는데, 문제는 현재 각 Simualtor에서 제공하는 기능이 일반적인 Code coverage기능(최소한 Line coverage정도는..)을 지원하고 있고, 어짜피 functional coverage는 assertion을 사용해야 할테니 강력한 code coverage를 요구하지 않는 다는 것이 문제겠지요. (아니, 실은 요구하는데 그 기능을 위하여 지갑을 열기가 쉽지 않은 것이겠습니다.)

여하튼..

결과를 보시면 알겠지만, SpyGlass가 아주 눈에 뜨입니다!
게다가 더욱 놀라운 것은 SpyGlass의 점유율이 2005년보다 약 8%나 증가했다는 것이죠.

또 하나 재미있는 것은 Leda사용자들이 Leda를 무지 싫어한다는 점입니다. 일단 Leda를 쓰지만 'Leda는 X같아서 못쓰겠고, 나중에는 SpyGlass를 쓰겠다'는 식으로요..

Waveform Viewer와 Environment는?

Waveform viewer는 실질적으로 Designer와 verification engineer들이 그야말로 끼고 사는 툴중의 하나인데요..(물론, verification enginner는 약간 덜 끼고 살죠..^^;)
대부분 Simulator에 번들링 되어온 툴을 많이들 사용합니다.

저같은 NCsim 사용자는 Simvision이나 Signal Scan을 사용하겠고, Modelsim 사용자는 Modelsim자체 툴을 사용하시겠고, Nanosim사용자는 Novas nWave가 번들링 되어 있으니 이넘을 사용하시겠죠.

그런데, 사실 요즘 세상에서는 파형만 보여주는 걸로는 부족합니다. 어떤 신호가 시점에서 unknown이 발생했으면, 어떤 신호에서부터 unknown이 타고 들어온건지 분석해주었음 좋겠고..
신호를 그래픽으로 따라 들어가 주었으면 좋겠고, 그 값이 어디서부터 바뀌어 들어온지도 알고 싶지요.

별거 아닌듯 한데, 이게 "생산력"을 아주 급격히 증가시켜줍니다!!
즉, 설계를 마치고 문제가 생기면 가장 시간이 오래 걸리는 부분이 파형보면서 문제를 파악하고 추적하는 건데, 이것을 편하게 해 주는 것은 정말 중요한 거죠.

밑에 표를 보시면 Novas의 툴들 Debussy/Verdi의 점유율이 아주 놀라운데요. 이런 맥락에서 이해하면 될 것 같습니다.
그래도, 제 생각으로는 simvision도 현재 상당히 강력해진 상황인데, 이 넘과 싸워서 사용자의 지갑을 열도록 만들수 있을 정도로 가치를 인정받았다는 의미이므로, 상당히 선전하고 있다는 거죠.
하긴 제 주변에도 Novas Debussy의 팬들이 몇 분 계시기는 하죠..^^;

EDA 업계 소식을 보다보면, '야~ 이 툴 정말 써보고 싶다'라는 생각을 해보곤 해요.
근데, 아시다시피 EDA 툴 한 카피의 가격도 가격이거니와.. EDA Tool의 Evaluation이라는 것이 회사 업무에 영향을 받기 때문에 회사 차원에서 evaluation하려면 여러 가지로 귀찮아요..

그래서, 그냥 개인적으로 evaluation 해 볼 수 있는 뭐 그런거 없나 싶기도 합니다. Technical Report정도를 작성하면서 말입니다. 외국의 경우에는 책이나 이런저런것에서 지원받는 경우를 보았습니다만, 사실 국내에서는 EDA 시장 자체의 규모가 작으니 불가능하겠지요. ^^;