1.

얼마 전에(워낙에 요즘에 업데이트를 안하고 있어서 좀 그렇지요?) VMM과 OVM의 interoperation kit이 나왔지요. Accellera에서 추가적인 자료가 나왔다고도 하지요 (여기).

결국 이렇게 될 것을 진작에 합쳐서 잘 만들지, Synopsys가 주도하는 VMM과 Mentor와 Cadence가 주도하는 OVM 진영으로 나뉠 때부터 좀 그랬어요 J 그래도 지금이라도 공동 작업이 이루어지니 좋은 결과가 나올 것으로 봅니다. 가장 좋은 것은 그냥 하나로 묶는 건데, 각 회사의 정치적인 부분이 조금 첨예해서 왠지 합쳐지지는 않을 듯 하죠.

아무래도 Synthesis 부분에 있어서는 Synopsys의 강세인 반면에, Functional Simulation & verification에 있어서는 Cadence가 많이 앞서나가고 Mentor도 학생들에게는 많이 퍼져 있으니 전반적으로 OVM이 좀 더 세력을 더 많이 가지고 있다고 생각됩니다. 아마존 같은 데서 나오는 책의 양을 봐도 그렇구요.

2.

인텔이 TSMC를 통해서 Atom Core License를 한다는 말이 있었는데, 하기는 하나 보군요.

이 이야기는 3^rd party에서 인텔 Atom Core가 들어간 SoC를 만들 수도 있다는 이야기인데요. 이 경우에 현재 ARM에 내주고 있는 시장을 많이 Intel 계열로 되찾아 올 수 있는 가능성이 있습니다. 사실 모바일 시장이 인텔의 입장에서는 그다지 매력적인 시장은 아니죠. 시장은 크지만 가격 경쟁이 심하다보니 그간 우주선을 주워서 비싼 CPU를 만들던 인텔이 만족할 만한 것은 아니죠. 어찌보면 Atom의 성능을 제한하고, Integration level을 제한하고 있는 것도 좀더 높은 마진을 가지고 있는 노트북 용 CPU 시장을 잠식당하는 것을 원하지 않기 때문이지요.

따라서, Atom Core License 이야기가 나왔을 때도, 이 부분에 대한 business model에 대한 이야기가 많았는데 사실 공개된 것만 보면 super 갑의 형태를 보여주는 라이선스 모델을 가지고 있군요.

예전에 MPR에서도 이 부분에 대해서 아주 실랄하게 깐 적이 있기는 한데, 이번에 EE-Times에서도 실랄하게 깠군요 (EETimes; Six reasons why no one wants an Atom-based SoC).

사실 인텔 입장에서는 아쉬울 것이 별로 없고, 혹시라도 3^rd party의 칩에서 너무 좋은 결과가 나오면 노트북용 시장이 직접적으로 영향을 받을 수도 있는 상황이고, 그렇다고 손을 놓고 있자니 ARM 기반의 칩들이 스멀 스멀 netbook 부분을 잠식해 와서 윈텔 시장에 위해를 가할 수도 있는 위협이 눈에 보이는 상황인 것이지요.

Intel 계통에서 가장 강력한 힘은 전세계 데스크탑 PC 시장의 93%를 잠식하고 있는 Windows 운영체제가 돌아가며, 그 위에 구축되어 있는 강력한 소프트웨어가 있다는 점이지요. 하지만, ARM에서 정말 공략을 잘해서 netbook 시장에서 any-operating system과 web-based application을 가진 생태계 구축에 성공하면 그때부터는 이야기가 달라지게 되지요(현재로서는 쉬운 이야기가 아닙니다. 개인적인 예상으로는 2012년 정도까지 대략 1%~2% 정도만 잠식할 수 있다고 해도 성공으로 봐주겠습니다. 참고적으로 현재 MacOS의 점유율은 5%도 안됩니다.)

여하튼, 인텔의 다음 행보가 기대가 되기는 합니다. 공격을 받고만 있을만한 회사는 아니니까요. J

가끔 올리는 짧은 소식 몇 가지.

1.

Synopsys에서 Low Power Verification Methodology Manual을 공개하였습니다
Solvnet ID가 있으시다면 누구라도 여기(http://www.vmmcentral.org/vmmlp)에서 다운 받으실 수 있습니다.

저는 다운만 받고 아직 훓어보지도 못해서 no comment입니다. ^^;

2.

Mentor가 OVM을 기반으로 VMM code를 지원하겠다고 발표했습니다. (실질적으로는 VMM의 function을 OVM 함수를 이용하여 구현한 것이겠습니다)
VMM을 기반으로 작업했던 사람을 OVM으로 끌고 오겠다는 셈이겠지요. (http://www.mentor.com/products/fv/metho ··· b_rf.cfm 에서 Verification Cookbook을 다운받으실 수 있습니다.)

아래 posting에 댓글 달아주신 홍용재님의 글처럼, OVM은 e, SystemC로 지원할 계획을 가지고 있습니다. 대부분의 interface 함수를 공유하게 될 것이니, 기존의 작업은 그대로 둘 수 있고, e, SystemC를 HVL로 이용하여 모델링 하시던 분들을 역시 적극적으로 끌어들이겠다는 전략으로 해석됩니다.

3.

드디어 simulation 가능한 툴이 생겨서 OVM을 좀 보고 있습니다. SystemVerilog의 Class를 참 잘 이용한 것 같습니다. 제가 평소에 하는 프로그래밍이라는 것이 대부분 모델링이라 보통 프로그래밍을 할 때 속도 문제로 OOP는 잘 사용하지 않는데(특히 virtual function의 경우 상당히 느려집니다), 걍 편하게 살자는 마음과 Verification에 한정하니 머리가 편해지는군요. OOP라는 것이 처음에 class design(실제적으로는 상속의 남발 ^^;) 잘못하면 낭패를 보는 경우가 많은데, 대부분의 코드가 공유될 때 편하긴 편하지요.

4.

ABV를 여쭈어 보시는 분들이 많은데 SystemVerilog에서 출발해야 할 부분이라고 생각되어서, 취미 삼아 Verilog사용자를 위한 SystemVerilog Guide를 지난달부터 작성하고 있는데, 회사 일과 크게 관련이 없는지라 주말에 집에서 하는 작업으로 한정하고 생각하다 보니 진도가 아주 느립니다. 어느 정도 정리되면 올리겠습니다. (대부분 doulos.com의 Tutorial 자료를 참고하고 있고, 내용에서 빠지는 부분을 채우고, 제 생각에 별로 필요 없는 부분 – 그런게 있나요.. ^^; -은 제외하고 작성하고 있습니다.

  ---

쓰고 보니 요즘 문서작업으로 바쁜데.. 그 와중에 또 글을 쓰는 건 뭐지… 라는 생각이 드는 군요. (시험 전달에 이상하게 몰아두었던 만화나 드라마나 심지어 논문이 재미있어지는 것과 비슷한 현상일지도..)

어떤 것을 하던지 방법론이라는 것이 중요합니다. 잘 짜여진 방법론은 이후의 모든 일에 영향을 주기 때문이지요.

SystemVerilog 기반의 검증은 현재 VMM, AVM 등 여러가지 방법론을 지니고 있습니다(사실 방법론이라기보다 verification library라는 표현이 맞을 지 모르겠습니다만..). 그런데, 문제는 이러한 verification library들이 tool dependent할 요소가 거의 없음에도 불구하고, 실제적으로는 tool dependent하게 만들어졌다는데 있습니다.

예를 들어, VMM을 사용하시려면 synopsys 툴을 구매해야 합니다. 다른 툴에서 VMM을 사용하시려면, 역시 synopsys에서 해당 라이브러리를 결코 적지 않은 돈을 주고 구매해야 합니다. 당연한 이야기일지도 모르겠지만, verification methodology라는 부분을 사용자 편의보다 각 사의 market share를 늘리는 방편으로 사용하고 있는 것이겠지요.

표준화된 sugar가 있는 Assertion 분야에서 OVL이 아직도 힘을 얻고 있는 이유는 tool이 해당 부분을 따로 지원할 필요없이 간단히 `include 구문으로  assertion이 가능하다는데 있지 않을까요. (상대적으로 sugar는 tool에서 지원하지 않으면 쓸 수 없지요)

이번에 Cadence와 Mentor가 OVM(Open Verification Methodology)를 만들기 위한 기구를 설립했는데, 문제는 synopsys가 참여하지 않았다는 것이지이요. (혹은 cadence와 mentor가 상대적으로 systemverilog기반의 검증에서 선두를 달리고 있는 Synopsys를 견재하려고 한 짓일 확률도 높습니다만.. 여하튼)

결과적으로 OVM은 또 다시 반쪽이 될 확률이 높아졌습니다. 그나마 다행인것은 OVM의 implementation은 open source의 형태를 취할 것이라는 점입니다만.. 향후에 어떻게 흘러갈 것인지는 알 수 없겠지요.

등록은:  http://www.synopsys.com/news/events/sem ··· sem.html




≫ Primary Multi Track Agenda

Track A1 Abstract
Introduction to SystemVerilog testbench with the VMM Methodology
- Making the move from directed tests to constrained-random verification
- SystemVerilog testbench basics
- Strategies for adopting SystemVerilog testbench and the Verification Methodology Manual (VMM)

Debug and Analysis with DVE
- An overview of DVE (Discovery Visualization Environment)
- Using DVE for assertion, testbench and SystemC debug
- Using DVE with analog simulatioins

Track A2 Abstract
Formal Verification with Megellan
- Making the move from directed tests to constrained-random verification
- SystemVerilog testbench basics
- Strategies for adopting SystemVerilog testbench and the Verification Methodology Manual (VMM)

Verification of Low Power Designs
- An overview of DVE (Discovery Visualization Environment)
- Using DVE for assertion, testbench and SystemC debug
- Using DVE with analog simulatioins

Track B1 Abstract
Introduction to VMM Applications
- Register modeling and verification
- Block-to-system reuse and memory allocation techniques
- Data stream scoreboarding

Using Verification IP in a VMM Environment
- Using transaction-level SystemC models in a SystemVerilog environment
- Transaction-level Interface techniques in VCS
- Debugging mixed-abstraction, mixed-language environments in DVE

Track B2 Abstract
SystemC and SystemVerilog Design Verification with VCS
- Using transaction-level SystemC models in a SystemVerilog environment
- Transaction-level Interface techniques in VCS
- Debugging mixed-abstraction, mixed-language environments in DVE

Accelerating Verification using the VMM Hardware Abstraction Layer with ZeBu
- Introduction to hardware-assisted acceleration with the EVE ZeBu platform
- Using the VMM HAL to reuse a common testbench for simulation and acceleration
- Implementing acceleration-friendly checkers, monitors and data generators

Track C1 Abstract
Verifying Performance and Reliability of Nanometer Designs with HSIMplus
- Solutions for post-layout analysis with millions of extracted RC parasitics
- Verifying performance and reliability for IR drop effects and electromigration

Mixed-Signal Verification (MSV) challenges and solutions
- Bottom-up, mixed-signal Verification w/ Verilog, VHDL, & SPICE
- Mixed-language / Mixed-level simulation top down design and verification
- Transistor-level sign-off: why is this important?

Track C2 Abstract
Advanced high-accuracy circuit simulation with HSPICE
- Performing faster simulations
- Ensuring silicon accuracy with advanced models
- Improving productivity with behavioral modeling
- Employing high-speed signal integrity analysis capabilities
- Simulating process variability effects
- Accurately predicting PLL and VCO performance