Verilog HDL이 대세다!

이 이야기는 제 Blog전반에 걸쳐서 몇번 이야기 했었습니다. HDL을 배우고 사용하는데 있어서 Verilog HDL이 대세라는 것이지요. John Cooley는 VHDL을 고수하는 업체는 미군과 계약하고 일하는 업체나 일부 유럽 회사밖에는 없다고 이야기합니다. (VHDL을 미국방부에서 만들었으니 아직도 이쪽에 납품하려면 써야 하나봅니다.)

VHDL만 사용하는 사용자의 비율은 불과 4.0%에 불과하며, VHDL을 main으로 사용하는 사용자를 포함해도 전체의 20% 정도입니다.  Verilog사용자의 경우 VHDL을 사용하는 가장 큰 이유로 "기존에 있던 코드 때문에(legacy code)"라는 답변이 대부분입니다.

더욱 재미있는 것은 ^^; 이런 Mixed simulation을 사용할 때 사용하는 툴이 (이 응답에서는) 대부분 Modelsim이라는 점입니다. (modelsim이 주력 시뮬레이터는 아니구요.) Modelsim에게는 조금 위협적인 이야기가 되겠지요. 지금의 market share가 대부분 legacy code에 의한 것이라면 점차 legacy code의 사용이 줄어들면서 Modelsim의 입지도 줄어들 가능성이 있으니까요.

VCS의 약진!

전반적으로 functional 전 개인적으로 Simulator부분에 있어서 cadence design system의 NCsim series보다 Synopsys VCS series가 이 정도의 market share를 차지한다는 것에 놀라움을 느낍니다. 다시 한번 말씀드리듯이 DVCon은 functional verification engineer을 대상으로 하므로, 현재 상황이라기 보다 미래의 상황을 더 나타낸다고 보고 있으니, 더 놀라운 것입니다.

Linting과 Coverage는 Built-in?

저는 사실 Linter에 대해서 처음에는 상당히 호의적이었는데, 지금은 약간 갸웃~하는 입장인데요.
Linter라는 것이 문제가 발생할 부분을 코딩 스타일 점검 과정에서 미리 확인하는 툴은데요..유용하다는 데는 이견이 없습니다만, Simulator나 Synthesizer에서 "상당히 빠르게" 미리 문제를 확인할 수 있기 때문에 약간은 비관적입니다.

Code Coverage에 대해서는 가능성이 많다고 보는데, 문제는 현재 각 Simualtor에서 제공하는 기능이 일반적인 Code coverage기능(최소한 Line coverage정도는..)을 지원하고 있고, 어짜피 functional coverage는 assertion을 사용해야 할테니 강력한 code coverage를 요구하지 않는 다는 것이 문제겠지요. (아니, 실은 요구하는데 그 기능을 위하여 지갑을 열기가 쉽지 않은 것이겠습니다.)

여하튼..

결과를 보시면 알겠지만, SpyGlass가 아주 눈에 뜨입니다!
게다가 더욱 놀라운 것은 SpyGlass의 점유율이 2005년보다 약 8%나 증가했다는 것이죠.

또 하나 재미있는 것은 Leda사용자들이 Leda를 무지 싫어한다는 점입니다. 일단 Leda를 쓰지만 'Leda는 X같아서 못쓰겠고, 나중에는 SpyGlass를 쓰겠다'는 식으로요..

Waveform Viewer와 Environment는?

Waveform viewer는 실질적으로 Designer와 verification engineer들이 그야말로 끼고 사는 툴중의 하나인데요..(물론, verification enginner는 약간 덜 끼고 살죠..^^;)
대부분 Simulator에 번들링 되어온 툴을 많이들 사용합니다.

저같은 NCsim 사용자는 Simvision이나 Signal Scan을 사용하겠고, Modelsim 사용자는 Modelsim자체 툴을 사용하시겠고, Nanosim사용자는 Novas nWave가 번들링 되어 있으니 이넘을 사용하시겠죠.

그런데, 사실 요즘 세상에서는 파형만 보여주는 걸로는 부족합니다. 어떤 신호가 시점에서 unknown이 발생했으면, 어떤 신호에서부터 unknown이 타고 들어온건지 분석해주었음 좋겠고..
신호를 그래픽으로 따라 들어가 주었으면 좋겠고, 그 값이 어디서부터 바뀌어 들어온지도 알고 싶지요.

별거 아닌듯 한데, 이게 "생산력"을 아주 급격히 증가시켜줍니다!!
즉, 설계를 마치고 문제가 생기면 가장 시간이 오래 걸리는 부분이 파형보면서 문제를 파악하고 추적하는 건데, 이것을 편하게 해 주는 것은 정말 중요한 거죠.

밑에 표를 보시면 Novas의 툴들 Debussy/Verdi의 점유율이 아주 놀라운데요. 이런 맥락에서 이해하면 될 것 같습니다.
그래도, 제 생각으로는 simvision도 현재 상당히 강력해진 상황인데, 이 넘과 싸워서 사용자의 지갑을 열도록 만들수 있을 정도로 가치를 인정받았다는 의미이므로, 상당히 선전하고 있다는 거죠.
하긴 제 주변에도 Novas Debussy의 팬들이 몇 분 계시기는 하죠..^^;

EDA 업계 소식을 보다보면, '야~ 이 툴 정말 써보고 싶다'라는 생각을 해보곤 해요.
근데, 아시다시피 EDA 툴 한 카피의 가격도 가격이거니와.. EDA Tool의 Evaluation이라는 것이 회사 업무에 영향을 받기 때문에 회사 차원에서 evaluation하려면 여러 가지로 귀찮아요..

그래서, 그냥 개인적으로 evaluation 해 볼 수 있는 뭐 그런거 없나 싶기도 합니다. Technical Report정도를 작성하면서 말입니다. 외국의 경우에는 책이나 이런저런것에서 지원받는 경우를 보았습니다만, 사실 국내에서는 EDA 시장 자체의 규모가 작으니 불가능하겠지요. ^^;

• 행사명 : Technology On Tour 2007
• 일 시 : 2007년 5월 3일 (목) 09:00 ~ 17:00
• 장 소 : 호텔롯데월드 3F 크리스탈볼룸
• 주 최 : 케이던스코리아(유)

Tech Keynote :

[ Keynote title ] Power forward : Removing barriers to low power design and verifications

[ Speaker profile ] : Koorosh Nazifi

Koorosh Nazifi is the program director for the Power Forward Initiative within Cadence. He manages the development and delivery of all Power Forward related product support across Cadence Corporation. Previously, he program managed the Interoperability Initiatives within Cadence encompassing OpenAccess, OpenKit, and ECSM standardization. He has extensive engineering, marketing, and business development experience in the EDA and ATE markets, including marketing pioneering technologies in the field of low power RTL optimization and analysis starting in 1996. Previously, he has held engineering and marketing roles at Synopsys, Teradyne, and Schlumberger. He holds an MBA from San Francisco State University and a BS in mechanical engineering from University of Missouri in Rolla.

Keynote abstract

The ever increasing miniaturization and integration of voice, data, and video led by consumer electronics has brought low power management to the forefront of design challenges, no less equal to timing. Additionally, the ongoing trend toward shrinking process geometries and the power management complications resulting from increased device leakage has equally challenged designers and semiconductor manufacturers alike. The industry’s response has been development of optimization and implementation techniques such as multi-voltage supply domains, power shutoff, and dynamic voltage and frequency scaling coupled with new IP to address the increasing need for reduced energy consumption.

Much of these techniques are utilized at the physical implementation after the initial RTL design creation and exploration. The purpose of this talk is to define a new methodology that supports definition and capture of low power design intent at RTL to enable automation, flow efficiency and productivity gains while bridging the gap between design and verification due to limitations of HDL.

Functional Verification

[ Enterprise System-level Verification ]

Get an overview of the Incisive® Enterprise System-Level Verification Solution, which combines automated hardware, embedded software, and system-level verification with system-wide management and new high-performance engines. Combined with the Incisive Plan-to-Closure Methodology, the solution extends the capabilities of traditional ESL approaches, which focus only on systems engineers and C-level tools. Find out how this new approach enforces system requirements across all engineering functions including design and verification—from an abstract system-level model and verification plan to in-system IP verification, systems integration, validation, and system-level closure.

[ Incisive Plan-to-Closure Methodology ]

Get an overview of the Incisive® Enterprise System-Level Verification Solution, which combines automated hardware, embedded software, and system-level verification with system-wide management and new high-performance engines. Combined with the Incisive Plan-to-Closure Methodology, the solution extends the capabilities of traditional ESL approaches, which focus only on systems engineers and C-level tools. Find out how this new approach enforces system requirements across all engineering functions including design and verification—from an abstract system-level model and verification plan to in-system IP verification, systems integration, validation, and system-level closure.

[ Power-aware verification ]

Incisive Design Team Manager and Incisive Enterprise Manager can read the CPF and automatically extend the verification plan to include coverage analysis of power modes and power control signals, ensuring that all power-related logic is exercised completely during the verification process. Both products automate the tasks that would otherwise require intensive human interaction, custom-software development, or are simply impossible to achieve manually.

Digital IC design

[Cadence Low power solution]

Improve productivity, reduce risk, and achieve optimal trade-offs among timing, power, and area with the Cadence Low-Power Solution. See the industry's first complete low-power solution, integrating design, verification, and implementation – enabled by Si2 Common Power Format (CPF).

[Encounter Conformal Constraint Designer]

See how CCD's constraint check and exception generation integrated seamlessly in SOC Encounter environment.

[DFY flow]

See an overview of SoC Encounter GXL differentiated features - focused on high-end digital design at 65nm/45nm technology, and how these features address OCV, process defect challenges for fast design closure and minimum yield risk.

Custom IC design

[ IC 6.1 - Design environment / Simulation /  constraint flow ]

This demo focuses on the Virtuoso Schematic Editor and the Virtuoso Analog Design Environment. You will discover some of the new features and functionality that are available, focusing on the enhanced productivity that designers enjoy with the introduction of assistance. You will also learn about the constraint management system that can be used to pass information the schematic through to layout.

[IC 6.1 - Layout suite / Constraint flow ]

Discover the new, common cockpit that integrates all the products designers can access at any time during the design. Learn how to quickly perform area estimation on a piece of data, obtain the information, and plug it into a floor planning technology. Alo see simple editing to correct violations, the use of pin placement technology, and design optimization.

[AMS/RF Kit - Building out wireless]

The Cadence® AMS Methodology Kit addresses analog/mixed-signal design challenges across some of today's most competitive markets, including wireless, wired networking, and personal entertainment electronics. The Kit delivers a verified methodology, enabling IP, and consulting, all of which is demonstrated on an end-to-end mixed-signal design example.
The Cadence RF Design Methodology Kit helps shorten product development cycle time by increasing silicon predictability and enabling greater RF design productivity.

IC-PKG-PCB design / System-in-package design

[ RF/Digital SiP design & RF SiP Kit ]

Cadence system-in-package (SiP) design technology provides automation, integration, reliability and repeatability for system-level co-design, advanced packaging, and RF module design.

Cadence SiP solutions seamlessly integrate into Cadence Encounter® for die abstract co-design, Cadence Virtuoso® for RF module design, and Cadence Allegro® for package/board co-design.

[ Highspeed design (SI/PI/EMI challenges) ]

Whether you are designing PCB systems with large number of high-speed nets or a system with small number that operate in Multi-gigahertz (MGH) range, Allegro PCB SI offers a scalable, complete and integrated solution for SI engineers and hardware engineers to explore and resolve electrical performance-related issues at every stage of the high-speed PCB system design cycle.

[ Keynote title ] Cadence Logic Design Team Solution

[ Speaker profile ] : Yoon Kim

Yoon Kim is the Product Marketing Group Director at Cadence, responsible for defining and driving implementation of marketing strategies for various tools using formal verification technology. Prior to joining Cadence, Yoon has held engineering and management positions at Hewlett-Packard and LSI Logic, where she was involved in various ASIC and microprocessor designs and methodology development. Yoon holds a M.S. degree in electrical engineering from Stanford University and a B.S. degree in electrical engineering from MIT.

Keynote abstract

As designs increase in complexity and the impact of shrinking geometries on logic design grows, front-end design teams face an increasing number of challenges, many of which can put already tight schedules at risk. These challenges include the critical nature of power, a growing design/verification gap, logical physical effects, and others, and have up until today been tackled in a serial, ad-hoc and highly iterative manner. Together this all results in a schedule predictability crisis as the actual product development time can be twice as large, or more, as the expected schedule. As a result, logic design teams need a new method to effectively design, verify and implement their RTL block and chip-level designs-one that replaces today's methods with a concurrent and highly predictable flow, without destabilizing existing design and verification processes. In this presentation we'll provide a framework for addressing these problems

EETimes의 RSS newsfeed를 보고 있노라면, 때가 때인지라 요즘 3/4분기 매출현황들이 이곳 저곳에서 발표되고 있습니다.

뭐, 공돌이라 사실 매출에 별 관심 없기에 별로 신경 안쓰고 제목정도만 보고 있는데요.. 재미있게도 파운드리 회사들은 대부분 매출 실적이 별로인데 반해서, EDA는 실적이 나쁘지 않더군요.. 그래서 좀 봤습니다.

파운드리쪽을 보면...
SMIC는 적자라고하고, TSMC는 흑자폭이 줄어들었다고 하네요.. 아, UMC는 매출이 늘었다네요..
국내 Fab인 동부 전자는 어떤지 모르겠네요. 작년에는 8위 였는데 말입니다.
종합 반도체 회사인 삼성이나 매그나 칩같은 곳은 따로 매출/수익률 발표가 안되는지 모르겠구요..(매그나 칩은 작년 5위였네요!)
GSMC, Siltera같은 신생 Fab이 어떤지도 궁금한데.. 별 소식은 없습니다. (아 검색해보니 GSMC가 2004년에는 가장 성장한 파운드리사로 선정되어 있네요.. ^^; 저희 회사에서는 GSMC 라이브러리 버그땜에 고생한 경험이 있어서 -_-;)

이에 비하여, 3/4분기 내용을 발표한 EDA는 대부분 나쁘지 않군요..
Mentor는 애널리스트의 예측보다 훨씬 많은 수익을 냈다고 보고되었구요..
Cadence같은 경우도 작년 같은 분기보다 많은 수익을 냈다고 하는군요..

파운드리 회사들이 미세 공정에 투자하는 돈보다, EDA에서 미세 공정을 지원하는 툴로 버는 돈이 더 많은 건 아닌지 모르겠습니다. ^^;
미세 공정으로 가면서 예전에는 고려하지 않아도 되었던 문제들이 더 많아지고, 이는 새로운 EDA툴의 구매로 연결되는 것이니까요..
이에 반해서 파운드리 회사는 NRE나 silicon 비용 더 받더라도, 직접적인 기술 투자라던지 장비에 대한 투자가 무시 못할 정도니.. 이런 경향이 더 심해지는 것이 아닌지 모르겠습니다. ^^;

참고로, 2005년 파운드리 회사 순위가 있기에 EETimes에서 가지고 왔습니다.

파운드리 순위보기