http://babyworm.net/tatter/ 프로세서, SoC, ASIC 설계에 대한 재미난 이야기들. 그리고, 쉼표... ko Tue, 1 Jul 2008 16:07:45 +0900 Textcube 1.6.2 : Arpeggio http://babyworm.net/tatter/attach/1/1116260898.jpg http://babyworm.net/tatter/ 140 134 프로세서, SoC, ASIC 설계에 대한 재미난 이야기들. 그리고, 쉼표... http://babyworm.net/tatter/76#comment96 메모리 공정은 cell cap. 위주라 peri tr. 성능이 잘 안 나오는 것 같아요... 그리고 기능도 복잡한 것은 아니니 메모리 설계는 schematic capture를 어느정도 계속 하지 않을까... 생각됩니당 Static CMOS logic & edge-triggered FF 조합은 overhead가 크다고 보고 있거든요... 그래도 나중엔 차근차근 RTL design flow를 따르는 것도 생길 것 같지만요... (reuse 압박 때문) 그럼 TLM은 너무 머나먼 얘기? ^^; (gnil) http://babyworm.net/tatter/76#comment96 http://babyworm.net/tatter/76#comment Mon, 23 Oct 2006 13:23:28 +0900 http://babyworm.net/tatter/76#comment99 게이트의 서킷 수준까지 고려하셔야 하니. 당연하겠지요..^^; (babyworm) http://babyworm.net/tatter/76#comment99 http://babyworm.net/tatter/76#comment Sun, 29 Oct 2006 21:36:37 +0900 http://babyworm.net/tatter/76#comment102 TLM.. 저 박사 논문 쓰면서도 일부 블록은 이 TLM으로 설계해서 검증했더랬죠.. 그런데.. 생각만큼 툴이 빨리빨리 못받쳐주네요.. 이젠 저에게서도 기억 저편으로 멀어져 갔구요... Synthesis tool이 똑똑해지면서 RTL이 대접 받은 것 처럼 이 TLM도 EDA의 도움이 절실하죠.. ^^ (파파존스) http://babyworm.net/tatter/76#comment102 http://babyworm.net/tatter/76#comment Tue, 24 Oct 2006 01:36:41 +0900 http://babyworm.net/tatter/76#comment287 퍼갑니다. (67hoyah) http://babyworm.net/tatter/76#comment287 http://babyworm.net/tatter/76#comment Wed, 28 Feb 2007 14:57:16 +0900