http://babyworm.net/tatter/ 프로세서, SoC, ASIC 설계에 대한 재미난 이야기들. 그리고, 쉼표... ko Mon, 30 Jun 2008 17:34:55 +0900 Textcube 1.6.2 : Arpeggio http://babyworm.net/tatter/attach/1/1116260898.jpg http://babyworm.net/tatter/ 140 134 프로세서, SoC, ASIC 설계에 대한 재미난 이야기들. 그리고, 쉼표... http://babyworm.net/tatter/224#trackback16149 원제은 "full_case parallel_case", the Evil Twins of Verilog Synthesis 이다. [download] RTL 시뮬레이션과 gate-level 시뮬레이션 결과가 달라지는 이유가 무엇일까? 그 중 한가지는 case문의 잘못된 사용때문이다. .. (Stay Tuned...) http://babyworm.net/tatter/224#trackback16149 http://babyworm.net/tatter/224#trackback Wed, 19 Mar 2008 09:01:15 +0900